一颗晶体管密度更高,结构更加立体的芯片,为什么不一定更热？
这是华为半导体负责人何庭波最新一篇论文试图回答的问题。
9月4日,何庭波再次在中科院科技论文预发布平台ChinaXiv更新论文《Huawei’s τ Chip Was Supposed to Melt?》,进一步解释今年5月提出的“韬定律”以及LogicFolding技术路线。
与此前强调“时间缩放”的理论不同,这一次论文把讨论进一步落到了一个非常现实的工程问题上：当芯片开始向3D堆叠发展,晶体管越来越密集,如何避免功耗和散热成为新的天花板？
何庭波给出的答案并不是“3D堆叠天然更省电”。
恰恰相反,她认为真正值得重新审视的,是芯片内部另一项长期被低估的能耗——数据移动。
过去谈论芯片功耗,人们往往首先想到晶体管开关。
但对于现代处理器而言,数据从一个模块移动到另一个模块,同样需要付出能量。
可以把芯片想象成一座高度密集的城市。
晶体管负责完成计算,相当于城市里的办公室；而数据则需要不断在不同办公室之间往返。如果办公室之间距离很远,即使每个办公室本身的能耗下降,大量通勤仍然会形成巨大的能源开销。
这正是LogicFolding试图解决的问题。
在传统平面芯片中,部分关键电路之间需要进行较长距离的横向连接。随着芯片制程不断发展,互连电容等因素对能耗的影响越来越明显。
因此,晶体管变得更小并不意味着所有能耗都会同步下降。
有时候,真正昂贵的并不是晶体管“思考”,而是数据在芯片内部“赶路”。
LogicFolding的核心思路,就是重新安排这些数据的路径。
它并非简单地把更多晶体管垂直堆起来,而是将部分电路重新组织成上下层结构,把原本较长的水平连接转换成更短的垂直连接。
按照论文披露的数据,在一些典型核心中,这种方式能够让连线长度缩短约20%,关键路径上的部分连线最多可以缩短70%。
在一个处理模块中,时钟布线长度缩短28%,时钟缓冲器数量也从约4.36万个减少到1.9万个。
换句话说,所谓“折叠”,本质上并不是单纯增加一层芯片。
它更像是在重新规划芯片内部的交通路线。
让数据少走一些路。
这一思路最终能否成立,关键还要看实际芯片。
今年5月,华为公布“τ定律”时曾介绍,过去六年已经有381款基于τ定律设计的芯片完成设计和量产,未来推出的麒麟芯片将进一步采用LogicFolding架构。
而此次更新论文,进一步披露了麒麟2026相关数据。
按照论文中的对比结果,芯片晶体管密度从此前约每平方毫米1.55亿个提高到2.38亿个,增幅约55%。
与此同时,在相同性能条件下,NPU功耗下降66%,GPU功耗下降58%,CPU性能核心功耗下降41%。
其中,NPU的变化尤其明显。
在相同29 TOPS性能条件下,其时钟频率下降63%,供电电压从0.85V降至0.55V,最终功耗下降66%,功耗密度下降73%。
GPU方面,在相同61 FPS条件下,电压降低约200mV,功耗下降58%。
这组数据所体现的并不是简单的“堆得越多,耗电越少”。
真正发生变化的是：当电路之间的距离缩短后,设计者获得了更多的时间和空间,这些资源可以重新分配给电压,并行计算以及功耗优化。
因此,“韬定律”真正想讨论的,并不是一个简单的芯片叠层技巧。
而是如何把芯片内部的“时间余量”转化为其他工程收益。
这里也是理解τ定律最重要的一点。
何庭波在论文中明确强调,τ是时间缩放定律,并不是能量缩放定律。
这意味着,如果设计者把缩短连线带来的时间优势全部拿去提高频率,芯片未必会更省电。
甚至可能更耗电。
真正有价值的地方在于,工程师可以对这部分“时间预算”重新分配。
例如,可以降低工作电压,增加并行计算,缩短关键路径,或者在相同性能下减少功耗。
NPU就是一个比较典型的案例。
论文提到,上一代设计中采用一个较大的计算核心搭配两个效率核心。LogicFolding释放出来的晶体管空间,可以进一步增加计算核心,形成更加宽的并行阵列。
最终目标不是让单个核心疯狂跑得更快,而是在更低电压下完成更多并行计算。
这也是为什么NPU和GPU的收益看起来明显高于CPU。
AI计算本身具有很强的并行特征。
CPU则不同。
大量CPU任务存在串行依赖,并不是简单增加核心数量就能解决。因此,论文披露的CPU性能核心功耗下降幅度相对有限,也意味着LogicFolding在CPU领域仍需要更多架构设计,EDA工具以及长期验证。
3D芯片最大的质疑一直是散热。
这一点并没有因为LogicFolding出现就消失。
事实上,芯片下层产生的热量仍然需要穿过上层结构向外传递。
所以,“τ芯片为什么更冷”并不能简单理解为华为已经解决了3D芯片散热问题。
真正的逻辑是：如果芯片完成相同工作需要消耗更少的能量,那么最终转化成热量的能量也可能减少。
与此同时,芯片内部还可以重新进行热感知布局。
也就是说,除了减少总热量,还可以尽量避免多个高功耗模块在垂直方向上叠加,从而降低局部热点和结温压力。
据论文描述,麒麟2026采用的并不是把所有电路全部进行垂直堆叠的激进方案,而是优先对关键路径进行折叠,同时结合热感知布局。
这意味着,所谓“本该烧毁的芯片反而更冷”,核心并不是3D结构自动解决散热问题。
而是设计者尝试从源头降低能量消耗,再重新安排芯片内部的热分布。
当然,LogicFolding并不是一张可以轻松兑现的“技术牌”。
当芯片从平面结构走向更加复杂的立体结构,制造和设计难度都会同步增加。
混合键合的连接间距,上下层之间的机械应力,CMP与清洗工艺,晶圆翘曲,层间对准精度,以及更加复杂的EDA设计和验证,都会成为后续必须解决的问题。
更重要的是,第一代设计能够获得收益,并不意味着下一代芯片可以机械复制。
论文披露的DSP案例就说明了这一点。
第一代折叠设计中,完成相同工作时功耗下降25%,但由于芯片面积缩小40%,功耗密度反而上升24%。
到了麒麟2027的DSP设计中,这一问题才进一步得到改善,功耗下降达到47%,功耗密度也低于原来的平面设计。
这说明,LogicFolding不是一个简单的“打开开关就省电”的方案。
它更像是一套新的芯片设计方法论。
如何折叠,折叠哪些区域,哪些模块应该上下排列,哪些区域需要保持平面结构,如何安排热点,如何使用节省出来的晶体管和时间,最终都需要工程师进行精细权衡。
如果把视野拉得更远,就能理解为什么华为要在这个时间点不断解释“韬定律”。
传统摩尔定律依赖的是晶体管持续缩小。
但随着先进制程不断逼近物理和经济成本边界,单纯依靠“做小”越来越困难。
于是,芯片产业开始寻找其他方向。
先进封装,Chiplet,3D集成,异构计算,新型互连,以及更加复杂的架构设计,都在尝试回答同一个问题：
当晶体管不能再无限缩小时,芯片还能怎样继续获得性能提升？
τ定律提供的是另一种思路。
不一定每次都把晶体管做得更小,也可以尝试让它们彼此距离更近。
数据少跑一些路,信号少经过一些延迟,由此获得时间余量。
再把这些时间余量转化成更低的电压,更多的并行计算,更高的性能或者更低的功耗。
从这个角度看,“折叠”只是手段,“重新分配芯片内部的时间,空间和能量”才是核心。
需要强调的是,目前τ定律仍然主要是华为提出并持续验证的一条技术路线。
它已经出现了具体论文,架构方案和芯片数据,但距离成为整个产业广泛接受并验证的新“摩尔定律”,显然还有很长距离。
真正决定这条路线未来高度的,也不会只是第一颗采用LogicFolding的芯片能不能跑起来。
更重要的是,它能否连续跨越多代产品。
能否在性能提升的同时稳定降低功耗。
能否控制制造成本和良率。
能否获得EDA工具和产业链的长期支持。
能否从少数核心扩展到更大规模的芯片设计。
这些问题,才是未来3至5年真正值得观察的地方。
华为此次更新论文,实际上是在把“韬定律”从一个概念进一步拉回工程现场。
它没有宣称3D堆叠天然更凉快,也没有简单地把芯片堆高等同于技术突破。
相反,它试图说明一个更加朴素的逻辑：
芯片越来越复杂,并不意味着一定要越来越耗电。
如果能够让数据少走一些路,让电路重新组织起来,再把省下来的时间和空间转化为电压,并行度和功耗优势,那么芯片完全可能在变得更加立体的同时,获得更好的能效。
这或许正是何庭波这次论文更新最值得关注的地方。
华为要证明的,从来不只是“芯片可以折起来”。
而是折起来之后,能不能真正形成一条可以不断复制的技术增长曲线。
如果答案最终成立,那么在后摩尔时代,芯片的下一次进步或许不只是“继续做小”,还可能是让数据少走几步,让每一次计算都离它的目标更近。